본 교재는 FPGA를 VerilogHDL로 조합논리회로, 순차논리회로, 시리얼 통신, 디지털 시계, 그리고 ADC까지 학습할 수 있도록 구성되었습니다. 알기쉽게풀어쓴 VHDL 교재와 같은 구조, 같은 내용으로 작성되어, 서로다른 문법을 써둔 교재를 비교하며 공부할 수 있습니다. FPGA CYCLONE4E 개발 키트 (FB-CY4E-DEV )를 학습하시는 기준으로 쓰여 있습니다.

 【 이 책에서 다루는 내용은 다음과 같습니다. 】

◆ FPGA과 Verilog HDL의 기초 설명

◆ 개발환경 설치 (Quartus II)

◆ 하드웨어 구현

◆ Verilog HDL의 구조, 기본구성과 논리 게이트의 표현방법

◆ 조합논리회로의 설계 및 표현방법

◆ 순차논리회로의 설계 및 표현방법

◆ 시리얼통신

◆ 디지털시계

◆ ADC

  목 차

제1장 들어가기 1

1.1 집적회로의 변천 1

1.2 HDL 출현배경 2

1.3 Verilog HDL의 역사 4

1.4 Verilog HDL 설계의 장점 5

1.5 Verilog HDL을 배우기 위한 준비물 6

1.6 설계환경 6

제2장 Quartus II 소프트웨어 설치 9

2.1 Quartus II 소프트웨어 다운로드 9

2.2 윈도우 환경에서 Quartus II 설치 11

2.3 리눅스 환경에서 Quartus II 설치 16 

제3장 프로젝트 생성과 검증 21

3.1 Quartus II 실행 23

3.2 새로운 프로젝트 생성 25

3.3 소스코드 작성과 컴파일 30

3.4 ModelSim-Altera를 이용한 검증 33 

제4장 하드웨어 구현 44

4.1 FPGA 개발키트 44

4.2 ISP 다운로드 드라이버 설치 54

4.3 FPGA 소자 설정과 핀 배정 57

4.4 ISP 개발 장비를 이용한 다운로드 60

제5장 Verilog HDL 기초 68

5.1 Verilog HDL의 기본구성 68

5.2 연속 할당문과 절차 할당문 80

5.3 Verilog HDL 표현방법 101

5.4 기본 게이트의 Verilog HDL 표현 103

5.5 net 데이터 형과 트랜지스터 수준 모델링 14

제6장 Verilog HDL의 구조적 표현 144

6.1 파형생성 144

6.2 계층 구조 145

6.3 Adder 153

6.4 Generate 문 159

제7장 조합논리회로 164

7.1 조합논리회로 164

7.2 분기문 165

7.3 멀티플렉서 169

7.4 디멀티플렉서 174

7.5 비교기 179

7.6 패리티 185

7.7 인코더 192

7.8 디코더 197

7.9 ALU(Arithmetic and Logic Unit) 209

7.10 반복 수행문 213

제8장 순차논리회로 221

8.1 순차논리회로 221

8.2 주파수분주기 224

8.3 플립플롭 227

8.4 스위치 입력받기 250

8.5 카운터 258

8.6 레지스터 270

8.7 유한상태머신 282

제9장 시리얼 통신 291

9.1 UART 291

9.2 UART 통신 환경 설정 293

9.3 UART 송수신기 297

제10장 디지털시계 316

10.1 FND에 숫자 표현 316

10.2 스톱워치 설계 321

10.3 Watch 설계 326

제11장 ADC 333

11.1 ADC(Analog-Digital Converter) 333

11.2 FPGA 개발키트 A/D Converter 336

11.3 A/D 변환 구동회로 설계 342

부 록

1. Verilog HDL 353

1.1 Verilog HDL 예약어 353

1.2 Verilog HDL 연산자 354

2. ASCII 코드 356

3. FPGA 개발키트 358

3.1 FPGA 모듈 (FM-CYCLONE4E) 358

3.2. FPGA 개발키트 (FB-CY4E-DEV) 360

4. 주요 Verilog HDL 코드 365

4.1 주파수분주기 365

4.2 스위치 디바운싱 366

4.3 FND 디스플레이 367

5. 찾아보기 370